[芯片谈]“瘦身才能出货”……AI巨头因存储器荒被迫“HBM减配”

by Kim Jinyeong

Published 08 Aug.2026 08:00(KST)

NVIDIA研究下调Rubin Ultra的HBM规格
"存储器供需决定AI加速器最终规格"

在全球人工智能（AI）性能竞争日趋白热化之际，出现了意想不到的异常现象。全球顶级AI加速器制造商相继开始研究所谓“降规格（Despec）”战略，即反而下调下一代新品的存储器规格。随着存储器短缺加剧，有分析认为，决定AI半导体最终规格的范式，正转向存储器的实际供给量。

据业内8日消息，NVIDIA继将原先规划的下一代AI加速器“Rubin Ultra”的高带宽存储器（HBM）配置从16层HBM4E下调至12层后，近期还在研究采用8层HBM4E，以及沿用前代的8层、12层HBM4的方案。AMD据悉也很可能同步推出搭载8层和12层HBM4的下一代加速器MI400版本。

一直以来，AI半导体市场的基本竞争公式是比拼“更宽的带宽”与“更高的堆叠层数”。NVIDIA从2025年至2026年上半年，仍坚持将采用12层HBM4E作为Rubin Ultra的基本设计。

然而，近期全球存储器半导体市场的供应短缺已深度蔓延至最尖端的HBM领域，局面迅速逆转。即使设计出性能再卓越的图形处理器（GPU），由于可搭载的HBM裸片绝对数量严重不足，产品出货本身也面临受阻的瓶颈。因此，全球大型科技企业正转向即便在性能上作出部分妥协，也要尽可能提高产品供应量的策略。

市场调研机构TrendForce分析称：“2027年，受动态随机存取存储器（DRAM）供应不足影响，存储器厂商能够分配给HBM的晶圆产能本身仍然有限。此外，12层HBM4E的验证进度及良率爬坡的不确定性也相互叠加，主要AI芯片生态系统已着手下调存储器规格。”

NVIDIA的考量在于技术带宽与GPU出货量之间的精密权衡。若12层HBM4E能够按时完成验证并实现量产，Rubin Ultra的输入输出（I/O）速度有望达到14至16Gbps，显著超过上一代的8至11.7Gbps。反之，若降低目标并转向优化HBM4设计，其I/O速度将停留在11至12Gbps水平。

即便如此，缩减规格之所以被认真考虑，是因为每块GPU所采用的HBM堆叠层数越少，能够投放市场的GPU总出货量就会大幅增加。

Eugene Investment & Securities研究员Son Injun表示：“在有限的HBM供应下，下调堆叠层数是为了生产尽可能多加速器的现实选择。投入同等数量的DRAM材料时，若由16层改为12层，HBM产量将增加约33%；若从12层降至8层，则将增加约50%。”此外，层数越低，制造不良率即良率损失越少，工艺周期也会缩短。

由存储器供需紧张引发的“降规格”趋势，正从HBM扩散至整个AI基础设施领域。TrendForce指出，主要云服务提供商（CSP）和服务器原始设备制造商（OEM）已在2026年上半年的服务器配置中削减了动态随机存取存储器模块（RDIMM）容量。今年6月，全球半导体研究机构SemiAnalysis的一份报告还披露，NVIDIA计划将下一代AI计算平台“Vera Rubin NVL72”搭载的低功耗动态随机存取存储器LPDDR5X容量从54TB削减50%至27TB。

对此，存储器“三巨头”——三星电子、SK海力士和美光——相继宣布提前完成生产设施建设并扩大设备投资，但市场普遍预计，2027年存储器供应短缺将较2026年进一步加剧。这将进一步增强存储器供应商在正在进行的2027年HBM价格谈判中的定价能力，并有望为业绩带来利好。

三星电子存储器战略营销室副社长Kim Jaejun近期在第二季度业绩发布电话会议上表示：“预计2026年第三季度HBM4销售额将较上一季度增长逾3倍。以2026年下半年为准，HBM4销售额预计将明显超过三星电子整体HBM销售额的60%。”三星电子计划在2026年下半年内，将其HBM市场份额提升至与DRAM市场份额相近的水平。

Son研究员表示：“HBM供应未能跟上先进代工和先进封装产能扩张的速度，AI加速器厂商之间争夺存储器的竞争正在加剧。”他预计，2027年三星电子和SK海力士的HBM营业利润将分别同比暴增539%和286%，达到85万亿韩元和89万亿韩元。