KAIST, 반도체 '미세화' 한계 예측…"전산 설계 기술 개발"

"반도체는 얼마나 작아질 수 있을까?"라는 물음에 답을 내놓을 예측 기술이 개발됐다. 트랜지스터는 반도체 칩의 핵심 소자다. 현재 이 소자의 크기는 10㎚(나노미터·10억분의 1m) 이상으로, 삼성전자와 TSMC가 2㎚ 공정을 두고 경쟁에 나서고 있는 것과 상황이 사뭇 다르다. 예측 기술은 트랜지스터의 예상 가능한 미세화(원자) 수준을 계산해 반도체 크기를 줄일 수 있는 한계 범위를 가늠케 한다.

(상단) 김용훈 교수, (하단 왼쪽부터) 김태형 박사, 이주호 박사. KAIST

KAIST는 전기 및 전자공학부 김용훈 교수 연구팀이 컴퓨터 시뮬레이션으로 트랜지스터 미세화의 한계를 분석·예측할 수 있는 전산 설계 기술을 개발했다고 14일 밝혔다.

반도체에서 트랜지스터는 전류를 켜고 끄는 일종의 초소형 스위치 역할을 한다. 스마트폰과 인공지능(AI) 컴퓨터 등을 구동하는 반도체 칩의 성능과 전력효율을 결정하는 데 쓰이는 핵심 부품이다.

반도체 업계는 성능은 높이면서 전력 소모는 줄이는 데 방향성을 두고, 트랜지스터를 지속해 소형화했다.

하지만 소형화될 때 발생하는 '양자터널링'은 트랜지스터 크기를 마냥 줄일 수 없게 한다. 양저터널링은 전자가 통과하기 어려운 에너지 장벽을 뚫고 지나가는 양자역학적 현상으로, 이를 해결하는 게 차세대 반도체 크기를 줄이는 데 관건이 된 셈이다.

트랜지스터의 미세화 한계를 실험적으로 직접 확인하기도 사실상 불가능하다. 현재 기술로는 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 조절해 정량적으로 분석하기 어려운 까닭이다. 이는 연구팀이 컴퓨터 시뮬레이션으로 트랜지스터 크기를 얼마나 줄일 수 있는지 한계를 분석·예측하게 된 배경이다.

실제 연구팀은 원자와 전자의 움직임을 기본 물리 법칙만으로 계산하는 '제1 원리 계산(실험 데이터 없이 물질의 성질을 계산하는 방법)'으로 문제를 해결했다. '다공간 밀도범함구론'을 토대로 접촉저항(금속 전극과 반도체가 만나는 부분에서 생기는 전류 흐름의 저항)과 양자터널링 한계(전자가 새어 들어가 전류 제어가 어려워지는 최소 길이)를 원자 수준에서 예측할 수 있는 전산 설계 플랫폼을 구축한 결과다.

AI 생성 이미지. KAIST

다공간 밀도범함구론은 연구팀이 개발해 학계에 보고한 이론-계산 체계다. 이를 통해 개발한 플랫폼은 실제 반도체를 제작하기 전 컴퓨터 시뮬레이션만으로도 소자의 성능과 한계를 예측할 수 있게 한다.

실제 차세대 반도체 후보 물질인 단일층 MoS₂(이황화몰리브덴, 원자층 수준까지 얇게 만드는 2차원 반도체 소재) 소자에 플랫폼을 적용했을 땐, 금속 전극의 종류와 접촉 구조에 따라 전자가 채널(트랜지스터 내부에서 전류가 흐르는 통로) 안으로 얼마나 깊이 침투하는지 그리고 전류 흐름 제어가 얼마나 방해받는지를 정량적으로 분석할 수 있었다.

어떤 금속과 접촉 구조를 선택하는지에 따라 트랜지스터를 작게 만들 수 있는 한계점이 달라질 수 있다는 것을 확인한 것이다.

이번 연구는 실제 반도체 소자를 제작하기 전 미세화 한계와 최적 설계 조건을 예측할 수 있는 플랫폼을 마련했다는 점에서 의미를 갖는다. 연구팀은 이를 통해 차세대 초미세 AI 반도체 소자 개발 과정의 시행착오를 줄이고, 개발 기간을 단축할 수 있을 것으로 내다본다.

김 교수는 "이번 연구는 차세대 트랜지스터의 크기를 얼마나 줄일 수 있는지를 규정할 새로운 물리적 기준을 제시한다"며 "실험적으로 확인하기 어려운 10㎚ 이하 영역의 양자역학적 현상을 분석하는 게 가능해졌다는 점에서 향후 차세대 트랜지스터 설계에 활용할 수 있을 것으로 기대한다"고 말했다.

대전=정일웅 기자 jiw3061@asiae.co.kr