아주대, 반도체 공정 정밀도 높일 증착 신기술 개발

EUV 없이 정밀 패터닝 가능

아주대학교가 삼성종합기술원 공동 연구팀과 반도체 공정의 정밀도를 획기적으로 높일 수 있는 선택적 원자층 증착 기술 개발에 성공했다.

오일권 교수_아주대 지능형반도체공학과·전자공학과 / 교신저자＜사진=아주대 제공＞

아주대는 오일권 교수(지능형반도체공학과·전자공학과)와 삼성종합기술원 공동 연구팀이 반도체 박막 증착의 정밀도를 높일 수 있는 선택적 원자층 증착 기술을 개발하는 데 성공했다고 19일 밝혔다.

이번 연구는 저명 학술지인 '어드밴스드 사이언스(Advanced Science)' 4월호에 게재됐다. 아주대 지능형반도체공학과 석사과정의 이민정·원병준·임영진 학생이 공동 제1저자로 참여했고, 오일권 교수가 교신저자로 함께 했다. 삼성종합기술원의 김성현·송정규 박사는 공저자로 참여했다.

반도체 공정에서의 선택적 원자층 증착(AS-ALD)은 반도체 기판의 특정 표면에서만 증착이 이루어지도록 조절하는 기술이다. 이 기술을 활용하면 반도체 기판의 원하는 위치에, 필요한 물질만을 입힐 수 있다.

기존에 널리 활용돼 온 원자층 증착 공정은 기판 전체에 균일한 박막을 형성하는 방식이다. 그러나 최근 반도체 소자의 미세화와 고집적화가 진행됨에 따라, 공정의 수와 제조 비용을 줄이고 오류 가능성을 낮춰 정밀도와 효율성을 높이기 위해 원하는 영역에만 선택적으로 박막을 형성하는 기술이 요구되고 있다.

이에 선택적 원자층 증착 기술(AS-ALD)이 가장 뜨거운 차세대 반도체 공정의 핵심 기술로 부상해왔다. 공동 연구팀은 이산화지르코늄(ZrO2) 기판을 활용해 특정 영역에서 선택적으로 증착이 이뤄지는 메커니즘을 분석, 이를 효과적으로 제어할 방법을 실험적으로 입증해 냈다. 또 선택적 원자층 증착을 통해 반도체 소자의 성능을 향상시키는 동시에 불필요한 누설전류를 줄일 수 있음도 확인했다.

오 교수는 "'선택적 원자층 증착'은 반도체 산업의 기술적 한계를 뛰어넘기 위해 꼭 필요한 기술이지만 실제 공정에의 활용에는 여러 난관이 존재해 왔다"면서 "이번 연구를 통해 선택적 증착과 제어가 가능함을 실험적으로 입증했다는 점에서, 반도체 공정 기술에 핵심적인 진전이 될 것"이라고 설명했다.

권지영 기자 hiroyuki7900@asiae.co.kr