[피스앤칩스]인텔, 2나노 신기술 공개…파운드리 기술 경쟁 '후끈'
3대 반도체 학회 'VLSI 심포지엄' 열려
파운드리 업계 차세대 기술 경쟁 활발
인텔 '파워비아' 삼성 '3나노 2세대' 공개
'VLSI 심포지엄 2023'이 11일 일본 교토에서 열렸습니다. VLSI는 ISSCC, IEDM과 함께 세계 3대 반도체 학회로 꼽힙니다. 미국과 일본에서 번갈아 열리는 연례 행사로, 매년 우수 논문을 선정해 발표한다고 합니다. 세계 주요 반도체 기업과 기관, 대학 등 관계자들이 모여 차세대 기술을 논의하는 장이기도 하죠.
올해 VLSI에선 파운드리(반도체 위탁생산) 기업들의 차세대 기술 발표가 이어진다고 합니다. 특히 미국 인텔은 이번 행사에서 2나노미터(㎚·1㎚=10억분의 1m)대 파운드리 공정에 적용 예정인 신기술을 소개하겠다고 해 주목받았습니다. 바로 '파워비아(PowerVia)'입니다.
파워비아는 반도체 칩에 전력을 공급하던 방식을 뒤집은 혁신 기술이라고 합니다. 반도체가 작동하려면 전기가 필요한데요, 칩 전면에 배치하던 전력 배선 위치를 후면으로 옮긴 것이 핵심입니다. 이를 위해 웨이퍼 두께를 줄이고 나노 실리콘전통관극(TSV) 기술을 활용했다고 하네요.
반도체 칩은 실리콘 원형 기판인 웨이퍼에서 수많은 공정을 거쳐 탄생하게 됩니다. 먼저 웨이퍼 전면에 회로를 그리는 작업이 이뤄지죠. 이후엔 그려진 회로에 맞춰 배선 작업이 진행됩니다. 회로 내에 있는 개별 트랜지스터(소자)들을 연결해 신호 전달과 전력 공급이 가능하도록 길(선)을 내는 겁니다.이때 트랜지스터 위에 신호 배선과 전력 배선이 함께 올라가는데요,
인텔은 이 방식에 한계가 있다고 봤습니다. 반도체 기술이 발전할수록 공정 미세화로 회로 선폭이 좁아지면서 배선 면적도 줄 수밖에 없기 때문입니다. 이 경우 신호·배선 면적이 얽히면서 노이즈가 발생하는 등 문제가 생긴다고 하네요.
인텔은 전력 배선을 트랜지스터 밑에 배치해 신호 배선과 구분한다면 간섭 현상을 줄이면서 전력 효율 및 칩 성능을 높일 수 있다고 봤습니다. 이에 2021년 파워비아 도입을 한 차례 예고한 뒤 기술 연구를 거듭한 결과, 파워비아를 적용한 테스트용 프로세서(중앙처리장치, CPU)에서 클럭(동작) 속도를 6% 높이고 패키징 단계에서 발생하는 전압 강하(손실)를 30% 줄였다고 합니다.
인텔은 20옹스트롬(A·1A=0.1㎚), 18A 공정에 리본펫(RibbonFET)과 함께 파워비아를 도입합니다. 기존에 예고한 로드맵대로 이뤄진다면 내년 상반기 2㎚에서, 하반기엔 1.8㎚ 공정에서 새로운 기술을 실현하게 되는 겁니다. 리본펫은 차세대 트랜지스터 구조인 게이트올어라운드(GAA) 기술을 일컫는 인텔 자체 명칭이랍니다.
삼성전자는 이번 행사에서 3㎚ 2세대 공정(SF3) 스펙을 선보입니다. 작년 6월 3㎚ 1세대 공정(SF3E)으로 양산을 시작한 데 이어 내년엔 SF3 양산을 앞뒀는데요, 이번에 세부 사양을 처음으로 소개하는 겁니다. 미리 공개한 자료를 보면, SF3는 SF3E에서 업계 처음으로 도입한 GAA 기술을 개선해 4㎚ 공정보다 전력 효율은 34%, 성능은 22% 높였다고 합니다.
TSMC 역시 3㎚ 공정에서 선보일 수 있는 다양한 기술을 선보일 예정입니다. 고성능 컴퓨팅을 지원하는 통합 시스템 확장 솔루션과 양자 컴퓨팅 등 여러 기술 논의도 예고했습니다. 파운드리 시장 먹거리가 커지고 있는 만큼 업체 간 기술 경쟁도 한층 뜨거워지는 모습입니다.
시장조사업체 카운터포인트리서치가 발표한 1분기 파운드리 시장 통계를 보면, TSMC는 59% 점유율로 1위를 기록했습니다. 삼성전자 점유율은 13%로 2위입니다. 인텔의 경우 2021년 파운드리 시장 재진출을 선언한 터라 점유율이 미미합니다. 삼성전자가 TSMC와의 격차를 좁히려 분주한 가운데 인텔은 2030년 파운드리 업계 2위로 도약하겠다고 목표한 상황입니다.
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